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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
Asynchronous Memory Read Cycle Timing
Table 34. Asynchronous Memory Read Cycle Timing
ADSP-BF522/ADSP-BF524/
ADSP-BF526
ADSP-BF523/ADSP-BF525/
ADSP-BF527
V DDMEM
1.8 V Nominal
V DDMEM
2.5 V or 3.3 V
Nominal
V DDMEM
1.8 V Nominal
V DDMEM
2.5 V or 3.3 V
Nominal
Parameter
Min Max Min Max
Min Max Min Max
Unit
Timing Requirements
t SDAT
t HDAT
t SARDY
t HARDY
DATA15 –0 Setup Before CLKOUT
DATA15 –0 Hold After CLKOUT
ARDY Setup Before CLKOUT
ARDY Hold After CLKOUT
2.1
1.2
4.0
0.2
2.1
0.8
4.0
0.2
2.1
0.9
4.0
0.2
2.1
0.8
4.0
0.2
ns
ns
ns
ns
Switching Characteristic s
t DO
t HO
Output Delay After CLKOUT 1
Output Hold After CLKOUT 1
0.8
6.0
0.8
6.0
0.8
6.0
0.8
6.0
ns
ns
1
Output balls include AMS3 –0, ABE1–0, ADDR19 –1, AOE, ARE.
SETUP
2 CYCLES
PROGRAMMED READ
ACCESS 4 CYCLES
ACCESS EXTENDED
3 CYCLES
HOLD
1 CYCLE
CLKOUT
AMSx
ABE1–0
ADDR19–1
AOE
ARE
ARDY
t DO
t DO
t SARDY
t HARDY
t HO
t HO
DATA 15–0
t SARDY
t HARDY
Figure 11. Asynchronous Memory Read Cycle Timing
t SDAT
t HDAT
Rev. D |
Page 41 of 88 | July 2013
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